ddr3走线规则是什么?

不知道你的拓扑结构，不好下结论。clk线的长度会影响你地址与DQS线的长度。DQS与数据要有关系。这要是一个综合折中的考虑。

不知道你的拓扑结构,不好下结论。clk线的长度会影响你地址与DQS线的长度。DQS与数据要有关系。这要是一个综合折中的考虑。

你好  不知道你的拓扑结构，不好下结论。clk线的长度会影响你地址与DQS线的长度。DQS与数据要有关系。这要是一个综合折中的考虑。希望能帮到你

您好，很乐意帮助您。对于多片的DDR3，会有两组CLK信号，这两组CLK需要等长吗？比如CLK0P,CLK0N等长，CLK1P,CLK1N等长。clk线的长度会影响你地址与DQS线的长度。DQS与数据要有关系。这要是一个综合折中的考虑。

您好，现在我手里也有一块板正在画ＤＤＲ3的等长问题，请您指教：DDR3　八片正反面各四片　布线采用了fly-by拓扑结构　现在我地址线长度最长与最短的相差有1500MIL　长的原因是ＤＲＡＭ引脚扇出的长度较长　请问扇出的长度也要算到地址线的总长度里面吗？地址线组中长度相差1500MIL有没有关系？我要做长度差缩小的话是在主线中做线长的调整，还是在负载线上做线长的调整？以下是我现画的长度　请各位看看是否有问题　有问题的话　该做如何调整，谢谢．以下是我板中各组线长度：数据线最短组：777mil  最长组1200mil地址线最短：4200mil  最长5700mil时钟线：4500milＰＣＢ　八层

TOP 层：信号走线 内一层：地平面层 内二层：电源平面层BOTTOM 层：信号走线 在成本非常敏感的应用方案中，也可以采用二层PCB 板的设计，PCB 分层建议如下： 
TOP 层：信号走线和部分电源走线 
BOTTOM 层：地平面层和部分电源走线 PCB 设计注意事项： 
元器件布局在TOP 层，信号线尽量走TOP 层，滤波小电容可放在BOTTOM 层。 
电源管脚用走粗线。 
尽量保持BOTTOM 层为一个完整的地平面层。 
主芯片出线推荐过孔大小为8mil， 线宽为5mil 。PCB 材料FR-4，PCB 板厚度为1.6 毫米，铜箔厚度为1 盎司，填充介质介电常数4.2。